随着半导体技术根据摩尔定律的持续缩放，以及对3D集成需求的增长，垂直栅极全环绕（VGAA）金属氧化物半导体场效应晶体管（MOSFET）作为下一代集成电路（IC）的有前景的晶体管架构受到了越来越多的关注[[1], [2], [3], [4], [5]]。它们的吸引力主要源于栅极全环绕配置提供的优异静电控制能力和与垂直堆叠器件架构的固有兼容性[[6], [7], [8]]。在VGAA结构中，垂直方向的纳米线、纳米柱或纳米片作为通道，而源极、漏极和栅极区域沿通道的垂直方向分布[9,10]。要在保持垂直堆叠性的同时实现这些区域之间的可靠电隔离，需要在通道侧壁形成多层介电间隔层[11]。特别是，最近提出的源/漏极对称的终极VGAA MOSFET架构增加了额外的间隔层以实现结构对称性[12]，这对间隔层的制备提出了更严格的要求。因此，开发具有平坦界面、明确几何形状和可靠工艺控制能力的垂直介电间隔层仍然是VGAA器件集成的关键挑战。
已经探索了多种技术在垂直器件架构中构建介电间隔层的方法。旋涂介电材料可以通过液相涂层填充间隙，但它们通常在高纵横比特征中存在厚度控制有限和结构稳定性不足的问题[[13], [14], [15]]。原子层沉积（ALD）提供了优异的共形性和精确的厚度控制[16]。然而，ALD薄膜的固有共形生长使得在垂直间隔层形成过程中难以选择性地去除侧壁层[17]。高密度等离子体（HDP）沉积由于SiO2的相对较低的介电常数而常被使用，它与半导体器件集成的兼容性更好[18]。基于HDP过程的间隔层制备通常遵循两种途径：先沉积厚介电层再进行化学机械平坦化（CMP）和刻蚀回退，或者沉积较薄的薄膜并结合直接刻蚀回退[[19], [20], [21]]。后一种方法利用了HDP沉积的非共形特性，可以在保留平面表面介电材料的同时去除侧壁层，从而提供了一种相对简单且成本效益高的垂直介电间隔层形成方法[21]。
尽管有这些优点，但依赖直接刻蚀回退的HDP基工艺在间隔层与通道界面处经常会出现坑洞缺陷。这些缺陷可能导致源极、漏极和栅极区域之间的电泄漏甚至短路，从而降低器件可靠性[22,23]。导致坑洞形成的物理机制以及抑制这种现象的有效策略尚未得到充分理解。此外，在非共形沉积条件下垂直介电间隔层的形成行为和潜在机制也尚未得到全面阐明。这些未解决的问题阻碍了VGAA MOSFET的可靠实现，突显了对垂直介电间隔层系统工程的必要性。
图1总结了垂直介电间隔层的代表性制备策略，并展示了本研究中开发的间隔层工程框架。在这项工作中，使用非共形感应耦合等离子体增强化学气相沉积（ICP-PECVD）工艺结合湿法刻蚀回退步骤在Si纳米柱阵列中制备了垂直介电间隔层。系统地研究了间隔层与纳米柱界面处坑洞缺陷的起源，并建立了抑制坑洞形成的实际策略。进一步研究了不同纳米柱直径和沉积时间下间隔层结构的变化，以明确控制形成行为并为间隔层厚度设计提供实际指导。基于优化的间隔层工程策略，成功制备了具有多层间隔层的纳米柱-多层架构，展示了优异的结构完整性。
