一种用于通用量子计算的容错中性原子架构

量子纠错是构建大规模量子计算机的关键，本研究通过可重配置中性原子阵列，验证了表面码错误抑制机制，利用机器学习解码实现低于阈值性能，并探索三维码逻辑纠缠扩展和中间量子比特重用技术，最终构建出支持数十逻辑量子比特和数百逻辑teleportation的高效架构，揭示了量子逻辑与熵去除、物理纠缠优化等核心设计原则。

摘要

量子纠错（QEC）[1,2]对于实现大规模量子计算机[3,4]至关重要。然而，由于对编码后的“逻辑”量子比特进行操作非常复杂[5,6]，因此理解构建容错量子设备的物理原理并将其组合成高效架构仍然是一个重大的科学挑战。在这里，我们利用多达448个中性原子的可重构阵列来实现通用、容错量子处理架构的关键要素，并通过实验探索其工作原理。首先，我们使用表面编码来研究重复的量子纠错如何抑制错误[6,7]，通过在四轮表征电路中利用原子丢失检测和机器学习解码技术，实现了比阈值低2.14(13)倍的性能[8,9]。接着，我们通过横向门和晶格操控技术[10–12]研究逻辑纠缠，并通过三维[[15,1,3]]编码[13,14]将其扩展到通用逻辑运算，实现了以多对数复杂度完成任意角度合成的能力[5,15]。最后，我们开发了电路中的量子比特重用技术[16]，将实验循环速率提高了两个数量级，并使用[[7,1,3]]编码和高速率[[16,6,4]]编码实现了包含数十个逻辑量子比特和数百次逻辑量子传输的深度电路协议[17–20]，同时保持了内部熵的恒定。我们的实验揭示了高效架构设计的关键原则，包括量子逻辑与熵去除之间的相互作用、在逻辑门和魔态生成中巧妙利用物理纠缠，以及利用量子传输实现通用性和物理量子比特的重置。这些结果为可扩展的、通用的量子纠错处理及其在中性原子系统中的实际应用奠定了基础。