一台具有全连通性的98量子比特囚禁离子量子计算机

量子计算机需要同时具备高保真度操作和大量子比特数才能超越经典计算能力。囚禁离子平台已在所有技术路线中展示了最高的量子门保真度，但如何在扩大量子比特数的同时保持性能始终是核心挑战。研究人员报道了Quantinuum Helios，一台基于量子电荷耦合器件（Quantum Charge-Coupled Device, QCCD）架构的98量子比特囚禁离子量子处理器。Helios采用¹³⁷Ba⁺超精细能级量子比特，通过可旋转离子存储环连接两个量子操作区域并在连接处实现全连通性，借助并行化操作实现速度提升，并配备了支持动态程序实时编译的新型软件栈。该系统在所有操作区域平均实现的平均错误率分别为：单量子比特（1Q）门2.5(1) × 10⁻⁵、双量子比特（2Q）门7.9(2) × 10⁻⁴、态初制备与测量（State Preparation and Measurement, SPAM）3.3(5) × 10⁻⁴，这些指标均未达到根本极限，预计仍可进一步提升。这些组件错误率可预测系统在随机Clifford电路和随机电路采样（Random Circuit Sampling, RCS）中的整体性能，后者的结果证明Helios的运行已远超经典模拟能力，为量子计算机的保真度和复杂度设立了新的前沿。

## 研究背景与动机

量子计算技术正逐步从实验室走向实用化，多个量子处理单元（Quantum Processing Unit, QPU）已在量子优越性实验和容错量子计算可行性验证等关键里程碑上取得突破。然而，当前研究重心正转向如何充分利用各技术架构的独特优势，在扩大系统规模的同时不牺牲性能。囚禁离子量子计算平台因其量子门保真度在所有技术路线中表现最优而备受关注，但如何实现大规模扩展并维持高性能始终是核心挑战。基于QCCD架构的囚禁离子量子处理器具有独特优势：移动量子比特架构可使量子比特像经典处理器中的比特一样流动，通过分离的存储结构、数据总线和逻辑单元各司其职、协同优化，从而更高效地分配资源。在此背景下，研究人员开发了本文报道的Quantinuum Helios系统。

## 研究概述与核心结论

研究人员报道了Helios量子处理器的设计、构建与性能表征。该系统实现了从五年前首台6量子比特QCCD量子计算机到如今98量子比特的跨越，同时在所有性能指标上达到国际领先水平。系统基准测试结果验证了Helios的卓越性能，包括随机电路采样在内的实验表明该系统已远超经典模拟能力。相关应用研究已在材料科学和密码学领域取得进展，发表于同期或相关文献。该研究发表于《Nature》期刊。

## 关键技术方法

Helios的核心技术方法包括：（1）采用¹³⁷Ba⁺离子作为量子比特，其光学跃迁位于可见光波段，可利用更成熟、可靠且经济的光学与激光组件；（2）基于四向"X"型连接结构（junction）的QCCD架构设计，通过可旋转离子存储环连接两个量子操作区域，在不增加电学控制或器件加工复杂度的前提下实现全连通性；（3）新型经典控制软硬件系统"Helios运行时"（runtime），首次在囚禁离子QPU中实现虚拟量子比特到物理量子比特的实时映射，支持动态量子程序的高效执行，包括条件分支、循环、基于中途测量结果的实时反馈等高级编程构造。样本队列为Helios系统自身制备的98个¹³⁷Ba⁺离子。

## 研究结果

### 硬件架构与离子阱设计

Helios为基于传输的量子处理器，采用二维表面电极QCCD离子阱，通过射频和直流电极产生的电场约束离子。量子逻辑区域每次最多批量处理16个量子比特，设有八个高保真操作区域，可执行态制备、测量、基态激光冷却和量子逻辑门操作。量子比特在存储区域（环形存储、支路存储和缓存）和逻辑区域之间物理传输以实现操作。特别地，"X"型连接结构是该架构的关键创新：离子通过连接结构时可被路由至存储区域或上下方支路的缓存区域，且该路由过程可与逻辑区域的基态冷却并行进行，从而有效提升处理器时钟速度。离子物种采用¹³⁷Ba⁺，其²S_1/2基态超精细能级|F=1, m_f=0⟩和|F=2, m_f=0⟩分别定义为|0⟩和|1⟩量子态。

### QCCD操作

Helios通过四类传输操作（平移、分离/合并、连接结构传输和旋转）执行量子程序。程序执行周期为：从环形存储取出量子比特，在量子逻辑区域分批处理，再返回环形存储。每层程序包含最多七批量子比特，每批最多16个。单量子比特操作（态制备/重置、1Q门、测量）可立即在八个操作区域并行执行；若需2Q门操作，则将Ba-Yb（钇钡）离子对合并为四离子晶体并进行基态冷却，同时并行地将下一批量子比特从环形存储移至缓存。2Q门操作仅在四个特定操作区域执行，通过四离子晶体移位实现全部八对离子的两量子比特门操作。研究人员估算代表程序的"深度-1时间"（完成一层随机配对及1Q和2Q门操作所需时间）平均约为55毫秒。

### 实时编译的量子比特路由与门操作

Helios运行时的核心功能包括：接收虚拟量子比特分配请求并映射到物理量子比特；接收已分配虚拟量子比特的门操作请求；将虚拟量子比特上的门请求转换为尽可能多的物理量子比特并行操作；运输物理量子比特批次至操作区域执行"排序"操作。该运行时支持动态量子程序执行，包括基于程序控制流的量子比特动态分配与释放、基于中途测量或任意经典逻辑的程序提前终止、条件分支和循环等构造。对于无条件程序，运行时计算在物理操作执行前完成，不增加额外开销；对于含中途测量的动态程序，可在量子态保持期间以亚毫秒级延迟计算后续操作，传输时间优化可达数毫秒量级。

### 基准测试

基准测试涵盖组件级和系统级两个层面。

**组件级基准测试**：通过不同方法测量各类操作的保真度。1Q门和2Q门错误采用Clifford随机基准测试（Randomized Benchmarking, RB）测量；SPAM错误通过重复SPAM测量获得；MCMR串扰通过态衰减测试测量；传输操作引起的存储错误采用交错RB变体随时间测量；2Q门的随机Pauli错误分量通过循环基准测试（Cycle Benchmarking, CB）测量。

**随机Clifford电路**：构建含可变层数的98量子比特电路，每层包含：每个量子比特独立的随机1Q Clifford酉操作；N/2对均匀随机配对的2Q RZZ(π/2)门；固定数量的MCMR操作于均匀随机子集的量子比特上。通过稳定子跟踪使所有测量在特定Pauli基下理想输出确定性宇称，测量平均电路成功概率随层数和MCMR操作数的变化，拟合衰减模型估计有效2Q门错误和有效MCMR错误。

**随机电路采样的镜像基准测试**：严格遵循文献描述的镜像基准测试流程，通过计算"镜像"电路的返回概率F_MB推断层深度l电路的预期态保真度。 SPECIFIED 采用随机正则图着色构建电路几何结构，交替层叠2Q RZZ(π/2)门层和Haar随机1Q门层。镜像电路后半部分采用随机编译防止相干错误意外抵消，初始化随机计算基态以避免SPAM错误偏差。通过优化张量网络收缩估算经典模拟成本，以艾级计算年数和等效功耗表示。

## 讨论与结论

Helios展现了当前约100量子比特规模下的国际领先性能，且预期性能将随时间进一步提升。研究人员指出多项可直接实现的改进方向：2Q门错误预计可减半；采用动态解耦策略可降低存储错误；更快的传输操作和更优编译方法可缩短电路时间。针对QCCD平台的时钟速度挑战，Helios通过空间上分离冷却与门操作区域实现操作并行化，未来可通过增加冷却区域与门操作区域的比例进一步优化。

尽管Helios的全部能力和局限尚未完全明确，但新量子比特选择、器件架构和控制软件运行时的结合已为实现更强大设备、可扩展架构和容错计算能力迈出重要一步。Helios已通过RCS实验证明远超经典模拟能力，并已推动超导性量子模拟和认证随机性密码协议等应用的发展。四向连接结构的成功集成为更大规模QCCD处理器铺平道路，使该架构能够维持大量子比特的全连通性，为高效编码、横贯逻辑、低开销魔术态工厂和单次纠错等容错量子计算设计提供可能。

**研究结论**：研究人员介绍了Helios的操作原理和当前性能。即使在早期阶段，Helios已在约100量子比特规模上展现出国际领先能力。组件保真度包括：1Q门平均错误率2.5(1) × 10⁻⁵（含泄漏率1.12(6) × 10⁻⁵）；2Q门平均错误率7.9(2) × 10⁻⁴（含泄漏率2.4(1) × 10⁻⁴）；SPAM平均错误率3.3(5) × 10⁻⁴。有效2Q错误率在随机Clifford电路中为1.7(2) × 10⁻³，在RCS中为2.00(6) × 10⁻³，与组件基准测试预测一致。RCS保真度在深度26时仍保持约3.5%，对应经典采样成本远超现有超级计算能力。这些结果表明Helios在保真度和复杂度方面为量子计算机设立了新标杆。