Sresta Valasa | Venkata Ramakrishna Kotha | Narendar Vadthiya
电子与通信工程系，马尼帕尔理工学院
班加罗尔，马尼帕尔高等教育学院，马尼帕尔，印度
**摘要**
随着传统的CMOS缩放方法接近其物理和架构极限，互补型（C）FET技术已成为实现真正三维集成的有前景的途径。通过在减小占地面积的同时垂直堆叠n型和p型器件，CFET架构重新定义了面积缩放，同时带来了器件物理、工艺集成、电路设计和系统级优化方面的新机遇和挑战。本文全面概述了CFET技术的发展现状，涵盖了单片集成和异构集成方案、纳米片和纳米线实现、多桥通道结构以及先进的埋式电源轨配置。文章讨论了在紧凑建模、电热协同仿真、边缘电容分析及光学计量方面的关键进展，并考虑了可靠性问题，包括自热效应、器件变异性、电迁移效应和辐射效应。还深入探讨了CFET缩放对逻辑基准测试、SRAM设计、电源传输以及设计技术协同优化（DTCO）的影响。向非易失性存储器、计算内存集成和逻辑内存集成的新兴扩展进一步凸显了CFET作为超越传统CMOS缩放的多功能平台的优势。通过综合器件、工艺、电路和系统领域的进展，本文概述了CFET技术的基本机遇和剩余挑战，并将其定位为后纳米片时代下一代半导体创新的基石。
**引言**
20世纪中叶晶体管的发明标志着电子学的一个关键里程碑，而20世纪50年代末集成电路技术的快速发展加速了现代通信和信息系统的演变。这些技术突破推动了计算基础设施的持续进步，促进了从大型集中式大型机系统向紧凑型个人计算设备的转变，同时也支持了网络技术、无线通信平台和智能数据驱动系统的兴起，对全球社会产生了深远影响。集成电路能力和运行效率的持续提升主要得益于“摩尔定律”——该定律预测芯片面积内的晶体管密度将呈指数级增长[1][2]。这种集成密度的增加得益于晶体管尺寸的不断缩小以及基于硅的CMOS技术中的器件设计突破。与早期的双极结晶体管和单载流子MOSFET相比，CMOS器件在功耗效率、开关速度和集成潜力方面具有明显优势，成为现代集成电路技术的基础。根据摩尔定律，单位面积内的晶体管数量大约每18到24个月翻一番[1][2]。最初，这种缩放趋势遵循Dennard缩放规则[3][4]，该规则将器件尺寸的几何缩小与电压和功耗的成比例降低联系起来，从而实现了性能、功耗和面积（PPA）的同时提升[5]。几十年来，这一原理支撑了集成电路性能和功能的指数级增长，同时晶体管成本稳步下降。
然而，当特征尺寸接近深亚微米和纳米级别时，纯粹的几何缩放变得不可持续。在90纳米技术节点左右，功耗密度和漏电流开始主导器件行为，标志着传统Dennard缩放的终结[6][7]。因此，后续的晶体管设计和工艺技术改进主要集中在控制功耗的同时保持性能。先进的器件工程策略，包括在源极和漏极区域引入硅锗（SiGe）[8][9][10]以及采用高k介电材料与金属栅电极（HKMG）[11][12][13]，通过引入应变效应来改善载流子传输并最小化漏电流。这些发展标志着从“几何缩放”向“功耗缩放”的转变，在此过程中，器件架构、材料工程和静电学成为CMOS技术持续进步的主要驱动力。
当技术节点降至32纳米以下时，由于短通道效应（SCEs），使用平面单栅结构难以维持对通道的栅极控制。为了解决这些静电问题，22纳米节点引入了FinFET[14][15]，其采用三维鳍状通道并围绕多个栅极[15]。这种多栅配置增强了静电控制，允许在相同占地面积内进一步缩短栅极长度（LG），同时增加驱动电流。FinFET发展为三栅结构，提供了更强的通道控制能力，使CMOS技术能够继续缩小到大约3纳米节点，标志着通道结构缩放时代的开始[16][17][18]。尽管在这些先进节点上每个晶体的制造成本大幅增加，但高性能计算和移动应用的市场需求仍然证明了成本的合理性，推动了技术的进步。随着器件、工艺、电路和系统领域的快速发展，本文概述了CFET技术的基本机遇和剩余挑战，并将其定位为后纳米片时代下一代半导体创新的基石。
**结论**
考虑到这些持续的发展，本文系统地探讨了互补型FET技术的进展、制造突破、现有挑战和未来前景。通过整合实验验证、工艺创新和建模见解，本文旨在全面理解CFET如何将CMOS技术路线图扩展到亚2纳米范围，并作为下一代高性能、节能和三维集成系统的基础架构。
**部分摘录**
**单片CFET与顺序CFET**
根据上层和下层器件制造步骤之间的工艺依赖程度，CFET主要分为顺序配置和单片配置。主要区别在于这两层器件的制造过程是独立进行还是高度集成。图2展示了两种集成方法的结构和工艺流程差异[5]。
**活性层垂直堆叠的核心技术**
CFET根据n型和p型通道的不同，被分类为同质或异质类型[71][72][73][74]。目前，主要的研究方向是开发基于硅组件的CFET。图3展示了单片或顺序集成同质硅通道的各种方案。这些方法主要包括在芯片上重新结晶多晶硅（p-Si）薄膜、转移硅晶圆等。
**系统技术协同优化（STCO）和设计技术协同优化（DTCO）**
垂直堆叠带来的复杂性要求采用系统技术协同优化（STCO）和设计技术协同优化（DTCO）方法。除了器件组成和制造方面的进步外，CFET组件还需要完整的DTCO或STCO，以实现不同层级之间的晶体管、集成电路和整个系统的创建，从而实现性能、功耗和面积（PPA）的全面提升。在10纳米技术代之后，DTCO与……
**成本分析和典型BEOL设计规则**
A. Mallik等人[128]首次尝试基于经济可行性对半导体节点转换进行基准测试，评估了未来节点转换所需的缩放增强器的经济影响。他们建立了一个CoO评估模型，以评估半导体缩放的经济可行性，为技术节点的可行性和市场驱动的演变提供了见解。
**机器学习和计算内存集成应用**
R. Butola等人[139]提出了一种新的机器学习（ML）方法，用于模拟工艺参数变化对堆叠GAA Si NS CFET直流特性的影响。他们开发了一种基于人工神经网络（ANN）的模型，能够准确预测器件行为，显著降低了计算成本。
**CFET的可靠性**
由于CFET的紧凑结构，自热效应（SHEs）对可靠性至关重要。Songhan Zhao等人[156]研究了垂直CFET的自热、热行为和可靠性。与横向CMOS相比，CFET的自热和热串扰更为严重。通过增加N到P间距和减少通道数量，可以缓解其严重的内部热相互作用[38(a)和(b)]。
**基于2D材料的CFET**
利用2D材料的CFET在先进技术节点中作为通道应用显示出巨大潜力。Fengben Xi等人[170]展示了采用单层MoS2作为通道材料的GAA NSFET。MoS2单层有效地悬浮在氧化物沟槽上方。在沟槽长度达到200纳米的情况下，记录到的下垂程度最小，低于20%。作为一种初步方法，首先制造栅极的工艺流程与临界点技术相结合。在[111] [176]中报道了基于垂直集成GAA CFET的CMOS反相器和6T-SRAM的实验实现。通过使用无结（JL）晶体管解决了与垂直堆叠的源极和漏极电极相关的制造挑战，显著减少了所需的光刻步骤数量。JL FET的制造包括两个主要的蚀刻过程：控制通道厚度的干法蚀刻和湿法蚀刻。
众所周知，由于CFET的高密度堆叠结构，源漏电极之间的电场（SHEs）变得越来越明显，这对器件性能和可靠性产生了不利影响。因此，为了解决这个问题，在参考文献[195]中引入了结合BPR的BTR技术作为有效的散热解决方案。研究表明，与传统的CFET架构和带有BPR的CFET相比，引入BTR技术显著降低了CFET的热阻（Rth）。
一些先进的CFET概念中，Sandeep Semwal等人[198]展示了采用金属-铁电-绝缘体-半导体（MFIS）和金属-铁电-金属-绝缘体-半导体（MFMIS）结构的NC-CFET，并使用实验校准的Landau-Khalatnikov模型研究了超薄（1.5纳米）单晶HZO铁电材料。研究发现，在亚阈值区域，当应用于CFET架构时，MFMIS拓扑结构相比MFIS仅有有限的改进，主要是由于其共栅结构。
未来展望与结论：
在过去十年中，CFET技术已成为将CMOS扩展到真正三维领域的领先候选者。通过在共享的占地面积内垂直堆叠nFET和pFET器件，CFET为超越纳米片时代实现持续密度提升提供了途径。然而，尽管在架构和工艺方面取得了显著进展，但在实现大规模商业化之前，仍需解决几个关键挑战。
作者贡献声明：
Sresta Valasa：概念化、数据管理、形式分析、研究、方法论、资源、软件、监督、验证、可视化、初稿撰写、审阅与编辑。
Venkata Ramakrishna Kotha：概念化、数据管理、形式分析、研究、方法论、资源、软件、监督、验证、可视化、初稿撰写、审阅与编辑。
Narendar Vadthiya：监督。
利益冲突声明：
作者声明他们没有已知的可能会影响本文所述工作的竞争性财务利益或个人关系。
