基于垂直双栅IGZO晶体管的4F2高密度三维动态随机存取存储器集成新架构

为突破AI部署中存储密度瓶颈，研究人员开展基于垂直双栅IGZO晶体管的2T0C DRAM研究。通过自对准单步工艺实现4F2存储单元，获得63mV/dec亚阈值摆幅、50.3μA/μm导通电流，数据保持时间达350秒，并实现4比特多比特操作。该架构为近存计算提供高密度三维集成方案。

随着人工智能技术的爆炸式发展，深度学习、机器学习等应用对存储系统提出了前所未有的要求。当前，传统的一晶体管一电容（1T1C）动态随机存取存储器（DRAM）在先进工艺节点下面临着高深宽比电容缩放的固有局限，难以通过后端工艺（BEOL）实现与处理器的三维集成。这种存储墙问题已成为制约AI计算效率的关键瓶颈。

在这一背景下，基于氧化物半导体的无电容双晶体管（2T0C）DRAM架构应运而生。其中，铟镓锌氧化物（IGZO）薄膜晶体管（TFT）因其宽禁带、低缺陷密度以及良好的低温工艺兼容性，展现出巨大的应用潜力。然而，三维集成2T0C DRAM仍面临横向失准和热循环带来的可靠性挑战。

针对这些挑战，研究团队提出了一种创新的自对准单步（SASS）工艺。该工艺通过单次原子层沉积（ALD）过程同时集成写/读晶体管，有效避免了光刻对准误差。通过优化接触金属化和界面工程，采用原位臭氧氧化方法制备的垂直双栅IGZO TFT展现出优异性能：亚阈值摆幅（SS）低至63mV/dec，导通电流高达50.3μA/μm（V_DS=1V），在85℃下正偏压温度稳定性（PBTS）仅为87.7mV。

关键技术方法包括：采用自对准单步工艺同步集成双栅晶体管；通过原位臭氧氧化形成高k Ta₂O₅栅介质；使用等离子体增强原子层沉积（PEALD）制备IGZO/HfO₂/IZO栅堆叠；利用氧化铟锡（ITO）接触金属优化界面特性；通过临界尺寸（CD）缩放实现器件微缩。

4F²DG 2T0C单元的设计与制备

研究团队成功制备出特征尺寸为4F²的垂直双栅2T0C DRAM单元。如图1所示，该结构采用交叉阵列设计，通过单次刻蚀形成自对准圆形沟道区域。横截面TEM图像显示各电极层之间无失准现象，EDX元素映射证实In、Ga、Zn等元素均匀分布。

垂直双栅IGZO TFT性能

器件性能优化方面，研究发现原位O₃氧化工艺制备的Ta₂O₅介质具有21的高介电常数和5MV/cm的击穿电压。与离位O₂工艺相比，24个器件的统计结果显示性能一致性显著提升：SS为68±5mV/dec，导通电流45±5μA/μm，阈值电压接近零。接触金属优化表明ITO可防止氧化层形成，使接触电阻降低。

临界尺寸缩放实验表明，当CD从6μm缩小至100nm时，电流密度和SS保持稳定。最佳器件在L_CH=120nm时实现63mV/dec的SS和50.3μA/μm的导通电流。热稳定性测试显示，在85℃、±2V偏压应力下，阈值电压漂移量远优于报道的垂直沟道晶体管。

实现4比特存储的4F²DG 2T0C单元

功能验证方面，4F²DG 2T0C单元表现出350秒（数据"1"）和超过500秒（数据"0"）的保持时间，读写电流比超过300。通过调节写入电压（0.2-0.95V，步进0.05V），成功实现16个 distinct状态的4比特操作。泄漏电流分析表明，增加HfO₂厚度可降低栅泄漏电流，提升数据保持特性。

SPICE仿真验证了该结构对行锤击（Row Hammer）和通栅（Passing-gate）等串扰效应的抑制能力。未选通行施加负偏压可将干扰电流控制在fA量级，比目标单元电流（μA量级）低数个数量级。

这项研究通过自氧化和SASS工艺，成功实现了无光刻失准的三维DRAM集成方案。垂直双栅IGZO TFT展现出的高性能和优异热稳定性，结合4F²单元结构和4比特操作能力，为人工智能等存储密集型应用提供了突破存储墙问题的有效解决方案。该工作为后续开发更高密度的三维存储集成指明了技术路径。