面向能源受限的低端应用，基于LW驱动的无气泡五级流水线RISC-V处理器核心的微架构

RISC-V处理器在边缘计算中的应用研究，提出一种基于lw驱动的五级流水线架构，通过动态调度消除数据冒险气泡，降低19.37%的CPI，功耗仅0.9mW，适用于低功耗场景。

摘要：

RISC-V近年来因其开源指令集架构（ISA）、模块化设计以及可扩展特性而受到关注，这些特性有助于在各种边缘计算应用中进行定制。基于RISC-V的现代处理器通常采用流水线架构，并频繁从内存中加载数据以提高吞吐量。然而，在流水线中不可避免地会出现由于“加载字”（数据危险）导致的“气泡”现象，从而降低CPU周期利用率（CPI）。虽然乱序流水线处理器可以通过调度来处理这些“气泡”，但这会引入“写后读”（WAR）和“写后写”（WAW）问题，使架构变得更加复杂，不适合低功耗应用。因此，本文提出了一种基于开源RISC-V ISA的新型无“气泡”五级流水线RV32I处理器核心。该核心是一种有序RISC-V处理器核心，能够在不产生任何时钟延迟的情况下处理“气泡”现象。该核心使用Verilog HDL实现，并在市面上可购买的Xilinx Artix-7 FPGA上进行了原型测试，资源需求为1271个查找表（LUT）和641个寄存器。与现有的RV32I处理器核心相比，CPI提高了19.37%。与传统的中断算法相比，该设计的性能提升了14%，核心评分达到了1.06 Cormarkcore/M。该核心的动态功耗为0.9 mW/M，非常适合能耗受限的应用场景。

引言

技术的进步使得应用领域的定制性更强。与通用处理器核心相比，能效更高的专用处理器核心能够更高效地执行特定任务。这些核心针对特定应用或工作负载进行了优化，例如物联网（IoT）、容错系统或边缘计算。通过专注于特定任务，专用处理器核心可以减少完成任务所需的晶体管数量和时钟周期，从而降低功耗。它们常用于功耗受限的边缘计算和物联网设备中。此外，这些核心还可以从通用处理器核心中卸载特定任务，使其能够在更长时间内保持低功耗状态。如今，RISC-V指令集架构[1]已成为设计和开发能效高效专用处理器架构的吸引人的研究领域。由于能源限制，许多定制设计被用于满足这类应用的能耗需求。为了进一步提升性能，RISC-V处理器核心引入了流水线技术。基于RISC-V ISA，已经开发或正在开发多种适用于特定应用的处理器核心。Rocket [2]、[3]是由同一研究团队开发的第一个RISC-V微架构，它采用6级单发射有序流水线设计。苏黎世联邦理工学院（ETH Zurich）开发了基于RV32IMC RISC-V核心的开源微控制器系统Pulpino [4]、[5]、[6]。在这种架构中，RISC-V CPU集群共享紧密连接的数据内存。印度理工学院马德拉斯分校（IIT Madras）的研究人员还在使用基于RISC-V的5级流水线Shakti-F [7]处理器核心，为辐射环境（包括核能和太空应用）开发具有抗辐射能力的处理器。正在开发的Shakti变体包括E、C和I版本，分别具有3级、6级和更深的流水线结构。其他RISC-V核心还包括ORCA [9]、mriscv [10]、VexRiscv [11]、LowRISC [12]和RI5CY [13]等。流水线架构会遇到数据危险问题，从而降低处理器核心的性能。数据转发技术可以减少流水线处理器的数据危险，但“加载字”（LW）危险问题仍未得到解决。这些LW数据危险会导致流水线处理器输出中出现“气泡”现象。