本研究利用由八个三栅极反馈场效应晶体管（triple-gated feedback field-effect transistor, TG FBFET）构成的可重构存内逻辑（reconfigurable Logic-in-Memory, R-LIM）单元，演示了可重构组合逻辑存内运算（combinational Logic-in-Memory, LIM）。所提出的R-LIM单元提供基于电压的稳定高对称度输出，具有强抗噪声能力，且能在相同电路构型和相同输入电压条件下实现多种逻辑运算。研究中将编程栅（program gate, PG）用作输入端，使组合逻辑运算无需多个R-LIM单元级联即可实现。采用该方法，全加器（full adder）、全减器（full subtractor）、2选1多路复用器（2-to-1 multiplexer, MUX）及4线–2线编码器（4-to-2 encoder）均可在单一R-LIM单元构型内实现，无需级联。此外，所提R-LIM单元在零偏置条件下具备逻辑保持能力，与其他R-LIM方案相比晶体管数量减少80%以上。结果表明该R-LIM单元是下一代面积高效LIM计算系统的有力候选方案。
论文解读：基于三栅极反馈场效应晶体管实现可重构存内逻辑运算用于面积高效计算
该研究针对冯·诺伊曼架构中存储与计算分离所导致的"存储墙（memory bottleneck）"问题，提出并验证了一种基于硅基三栅极反馈场效应晶体管（triple-gated feedback field-effect transistor, TG FBFET）的可重构存内逻辑（reconfigurable Logic-in-Memory, R-LIM）单元，可在单细胞内实现基本布尔逻辑及复杂组合逻辑功能（全加器、全减器、2选1多路复用器、4线–2线编码器），兼具电压型对称输出、零静态功耗的逻辑保持特性及显著的面积效率优势。论文发表于《Advanced Engineering Materials》。
主要关键技术方法：
研究人员制备了p+-i-n+掺杂硅层上带一个控制栅（control gate, CG）和两个编程栅（program gate, PG）的TG FBFET器件（沟道长度2 μm，栅介质SiO230 nm），通过PG电压极性（VPG=±4.0 V）静电掺杂使器件可重构为n沟道或p沟道模式，利用FBFET正反馈机制获得≈108的开态/关态电流比及电荷保持特性。R-LIM单元由8个TG FBFET组成——上拉网络（pull-up network, PUN）和下拉网络（pull-down network, PDN）各4个——部分FBFET固定沟道类型，部分PG接输入信号以实现运行时沟道模式重构。逻辑运算施加统一输入电压±4.0 V（代表逻辑"0"/"1"），电源VDD=+2.0 V、VSS=-2.0 V，通过电学特性测试系统（Keithley 2636B、Agilent HP4155C）在室温下测量转移曲线、时序图及保持特性，并在同一电路拓扑下配置不同固定/可编程PG实现各类组合逻辑验证。
1 Introduction
研究人员指出存内逻辑（Logic-in-Memory, LIM）是突破冯·诺伊曼瓶颈的重要方向，现有可重构LIM多依赖可切换n/p沟道的器件（如铁电场效应晶体管FeFET、二维材料晶体管等），但存在局限：多数无法在单一拓扑下实现全部8种布尔逻辑、或需更改输入电压、或输出为电流型导致读取不稳定。此前工作虽可用单R-LIM单元实现8种布尔逻辑并提供电压型对称输出，但PG仅用于沟道模式编程，沟道类型在运算中固定，无法在单细胞内实现组合逻辑（如全加器需多级级联及电压补偿）。本研究中将PG同时作为逻辑输入端，使TG FBFET沟道模式可在运算过程中随输入电压动态重构，从而在单R-LIM单元内实现组合逻辑功能，消除级联及外围补偿电路，提升面积效率。
2 Results and Discussion
— TG FBFET结构与特性：TG FBFET为p+-i-n+硅层上三顶栅结构（一CG二PG）。VPG=+4.0 V配VCG扫描使器件呈n沟道模式，VPG=-4.0 V配VCG扫描呈p沟道模式，均具≈108开/关比及电荷存储导致的固有记忆特性。R-LIM单元由8个TG FBFET构成PUN与PDN各4个。
— 全加器（Full Adder）：将输入A接入PG作"钥匙"，随A=0/1动态重配R-LIM为XOR/XNOR（Sum位）及AND/OR（Carry位），两独立R-LIM单元（16只晶体管）无级联实现全加器。输出±0.7 V对称电压（噪声容限≈0.7 V），逻辑可零偏保持≥10 ms，动态功耗Sum≈273 μW、Carry≈270 μW。相较CMOS全加器（28晶体管，1215 μW）晶体管数减43%，功耗降低。
— 全减器（Full Subtractor）：同理以被减数A为钥匙，Difference位同Sum（XOR/XNOR），Borrow位OR/AND随A=0/1切换，两R-LIM单元实现。动态功耗Difference≈273 μW、Borrow≈270 μW，相较CMOS（32晶体管）晶体管数减50%。
— 2选1多路复用器（2-to-1 MUX）：选择端S接PG，S=0时输出输入B（YES逻辑），S=1时输出输入C，单R-LIM单元（8只晶体管）实现，较CMOS MUX（14晶体管）减43%，动态功耗≈267 μW。
— 4线–2线编码器（4-to-2 Encoder）：四输入(A3–A0)同接CG与PG无额外偏置，分两R-LIM单元产生高位B1和低位B0，具足够噪声容限与零偏保持，平均动态功耗≈301 μW。
— 综合比较：R-LIM单元支持12种逻辑功能（全加器、全减器、MUX、编码器及8种布尔逻辑），无需改电路拓扑或输入电压幅值，电压型输出，统一±4.0 V输入。相较CMOS全加器/全减器晶体管数最多减50%，较其他R-LIM方案减80%以上；2位行波进位加法器/减法器含缓冲仅需36晶体管（对比CMOS 56/64）。硅基TG FBFET兼容标准CMOS工艺。
3 Conclusions（结论翻译）
本研究利用由八个可在n/p沟道间重构的三栅极反馈场效应晶体管（TG FBFET）构成的R-LIM单元，演示了四种组合逻辑运算。R-LIM单元提供±0.7 V对称电压输出，因具足够噪声容限而具有高抗噪性，且可在一致电路配置与输入电压下执行可重构逻辑运算。为实现面积高效计算应用，研究人员改进操作方案——将编程栅（PG）用作输入端并在独立R-LIM单元内执行组合逻辑——消除了逻辑级联及电压降补偿外围电路的必要，晶体管数量较传统CMOS逻辑最多减少50%。与其他R-LIM方案相比，所提R-LIM单元以少80%以上晶体管实现组合逻辑，且额外支持2选1多路复用器和4线–2线编码器功能。此外，R-LIM单元在零偏置条件下展现保持特性，证明运行稳定可靠。上述结果表明该R-LIM单元是替代传统CMOS逻辑、用于下一代面积高效存内计算的有力候选方案。
